Viendo hacia adelante: La tecnología de apilamiento de chips 3D aún no está allí, con solo Intel Foveros llegando al mercado en las CPU de Lakefield, y algunos productos Zen3 apilados verticalmente esperando entre bastidores. Pero en el simposio Hot Chips de este año, AMD ya está delineando la dirección que pretende tomar desde aquí, con ideas ambiciosas sobre cómo aplicar la tecnología.

El caché 3D que AMD muestra en Computex es una adición (relativamente) menor del caché L3 adicional al Ryzen 9 5900X, lo que resulta en un aumento de aproximadamente un 15% en el rendimiento en los juegos. La disposición de apilamiento 3D permite a AMD utilizar un proceso de producción que permite una SRAM más densamente empaquetada para el troquel superior, con 64 MB de espacio superpuestos directamente sobre los 32 MB en el troquel de núcleo de silicio que es adecuado tanto para la memoria caché como para la computación.

Todo esto se hizo utilizando orificios pasantes de silicio (TSV), conectados por conexiones verticales directas de cobre a cobre que se combinan mucho más juntas que la tecnología de microbomba “tradicional”.

AMD reclama un aumento de 9 micrones por su tecnología híbrida de enhebrado directo; En comparación, Intel Foveros funcionaba en el orden de 50 micrones cuando se implementó en Lakefield, que es el punto de comparación clave utilizado para reclamar las ganancias de eficiencia 3x de AMD y una densidad 15 veces mayor con sus interconexiones que su “otra arquitectura 3D” claramente indeterminada.

Team Blue también tiene una muesca de 36 micrones para la próxima tecnología Foveros Omni para usar en las CPU de Meteor Lake, y un puntaje de 10 micrones para Foveros Direct, una solución híbrida que compite directamente con lo que AMD ofrece aquí.

Sin embargo, ambos solo llegarán en 2023, mientras que AMD ha declarado que sus chips Ryzen apilados en 3D estarán en producción en masa a fines de este año.

La compañía también está trabajando con TSMC en diseños de apilamiento 3D más complejos, con la ambición de apilar núcleos de CPU uno encima del otro, dividir macrobloques de CPU (como niveles bajos de caché) entre diferentes capas, o incluso bajar al circuito de corte. nivel.

El apilamiento de silicio computacional, en particular, trae dificultades únicas para alimentar plantillas más altas y eliminar el calor de las plantillas más bajas, una de las razones por las que la caché 3D de AMD se coloca solo sobre la caché de la matriz del núcleo, dejando los núcleos de la CPU solos.

Por supuesto, todo depende de cuánta mejora se pueda realizar en las métricas de PPAC y, por supuesto, si TSMC puede continuar incorporando tecnologías de envasado avanzadas a la producción en masa.